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74F27PC锁存器利触发器触发器状态

2020-01-21 19:41:57

74f27pc0=cp・on+ro0i=0n (5・3・3)

说明触发器状态仍与cp跳变前相同。同时

s=cp・j・on=∫0n (5・3・4)

r=cp・κ・on=k0″ (5.3.5)

无论j、κ为何值,若on=1,则从式(5.3.4)可得s=1;反之,on=0,则从式(5.3.5)可得r=1;即s、r不可能同时为0。电路已接收输入信号j、κ,为触发器状态刷新做好了准各。

cp由1变0后的瞬间,g12、g22两门抢先关r=g1的简化等效为图5.3.8所示的电路,其状态由于是的由于下降沿,属于如图5.3.1(c)所示波形触发的触发器,所以从一开始就以cp来表示这种触发器的时钟信号。为了区别cp下降沿到来前、后触发器的状态,以″o″表示触发器现在的状态,以on+l表示下一状态,根据图5.3.8所示的电路可得在s、r信号作用后0端的状态

qu+l=sron=jonkonq (5・3・6)

应用摩根定理进行整理,得

0n+1=j on+kon (5.3.7)

上式称为jk触发器的特性方程。式中可见,qn+1是0n和输人信号j、k的函数。

典型集成电路,图5.3.11所示为74f系列ttl电路利用传输延迟的jk触发器内部逻辑图,与图5.3.7相比,主要电路相同,仅仅改变了各个门电路在图中布局的位置,并增加了直接置1端sd和直接置0端rdo74f112芯片中含有两个图5.3.9中的jk触发器,其逻辑符号如图5.3.10所示。图5.3.10中,方框内侧的u>符号和方框外侧与其相邻的圆圈共同表示该触发器对时钟信号的脉冲下降沿敏感。方框内c1与1j、1k控制关联,而c2则与2j、2k控制关联。表5.3.2所示是74f112中触发器的功能表。锁存器利触发器触发器状态得到正间tsu。

保持时间th,信号d在cp,传送到0和q端,许多种触发器,可把十分重要,触发器定时tphl至输出端新状态,稳定建立起来的时间,定义为传输延迟tple和时间。jplh是输出从低电平到高电平的延迟时间,tphl则是输出从高电平到低电平的延迟时间,rplh|tphl图能保证d状态可靠地由于技术的进步,已有保持时间降到0。这项特性在高速移位寄存器或计数器中是触发脉冲宽度w.

为保证可靠触发,要求时钟脉冲cp的宽度不小于tw,以保证内部各门正确翻转。

最高触发频率rcmax,触发器所能响应的时钟脉冲cp最高频率,因为在cp高电平和低电平期间,触发器内部都要完成一系列动作,需要一定的时间延迟,所以对于cp最高工作频率有一个限制。

对于特定的逻辑系列,上述动态特性参数在生产厂家的数据手册中都会给出。例如,74hc74双d触发器,在ydd=6v,r=-4o~+85℃的工作条件下,上述参数的典型值为rs.=2ns,th=ons,tw=6 ns,tmax=82 mhz,tplⅱ=

tpⅱl=14 ns。jk触发器中,输入信号j、κ和时钟信号的关系与d触发器中d和cp的锁存器和触发器.

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触发器状态变前锁存器 Ro0i