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65474-001上升沿触发和下降沿触发的D触发器逻辑符号
2020-01-21 20:53:58
65474-001第三个模块描述的是具有同步置0功能的d触发器,即置0信号rd也要在cp脉冲上升沿作用下才起作用。于是,在always语句中@符号之后的“事件控制表达式”中只有一个时钟事件,它表示只有在cp的上升沿到来时,后面的if-else语句才会被执行,此时首先检查rd信号,如果rd为逻辑0,则将输出q置0;否则,将输人d传给输出q。显然,在该语句块中,置0信号rd仍具有优先权,只有rd=1时,才有可能执行q<=d语句,如图题5.3.3所示.
例5.5.3
//elementary d nip_n。p(see fig.5,3.2 or fig.5.3.5)
inodule dff(q,d,cp);
ou奋put q;
input d9cp;
reg q:
always@(posedge cp)
q(=d;
endmodule
inodule async~ set~rst~ dff(q,qn,d,cp,sd,rd);
output q, qn;
input d, cp, sd, rd;
reg q, qn;
always@(posedge cp or negedge sd or negedge rd)
if(~sd|| ~rd)
if( ~sd )begin
q(=1’b1;
qn (= 1’bo;
end
eise begin
q <= 1’bo;
qn <= 1’b1;
end
else begin
q(=d;
qn <= ~d;
end
用ye″rog hdl描述锁存器和触发器,上升沿触发和下降沿触发的d触发器逻辑符号及时钟信号cp(cp)和d的波形如图题5.4.1所示。分别画出它们的q端波形。设触发器的初始状态为0。
5.4.4 逻辑电路如图题5.4,4所示
5.4.5 电路如图题5.4.5所示,设波形,试画出在cp作用下,φo、φ1、φ2各触发器的初态为0,画出在cp脉试用卡诺图化简表5.4.2表达的逻辑关系,并将结果与式(5.4.2)核对。
5.4.3 设下降沿触发的jk触发器初始状态为0,cp、j、k信号如图题5.4.3所示,试画出触发器q端的输出波形和φ3的波形。冲作用下q端锁存器和触发器.
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