季丰电子IC运营工程技术问答

Q1

QFP的封装，MCU的RTC功能，外部32.768K晶振不起振，把MCU重新焊接一下就好了，晶振电路没有动。可以排除晶振外部电路的焊接问题和芯片boot strapping问题。这个可能是什么原因？需要做什么分析？尝试改过MCU内部晶振电路驱动能力，还有晶振的负载电容，和反馈电阻，但都没有效果。怀疑温度导致MCU的这两个晶振管脚电气特性发生变化，变好了。客户端怀疑芯片封装问题，高温改变了管脚封装的内部晶圆阻抗特性等。

A

可能的原因：

1、确认晶振选型是否合适，例如看匹配电容参数。

2、确认不同温度条件下晶振是否能起振，如果室温就不能起振、低温条件下也要验证一下。天干物燥、重新焊接等等环境变化，都会导致该管脚轻微的量级变化，从而导致芯片出现完全不同的状态。

3、Boot Strapping配置问题。举个例子，STM32 MCU 的Boot0管脚如果不接GND，而是悬空，那么就会导致有时候能启动，有时候不能启动。对于芯片的启动配置管脚，如果悬空，芯片内部也没有上下拉，那么这个管脚就会出于未知状态。当这个管脚积累的电荷比较少，就会以低电平方式启动芯片，当电荷积累的较多，就会以高电平配置方式启动芯片。

4、焊接问题，可以用3D Xray看看是否有焊接问题。

分析：要做FA分析，看看Bonding线和 First Pad， Second Pad是否有连接问题。测一下起振电流的大小，一般起振电流都不大，如果焊接或者封装不良导致寄生的电路会影响起振。

Q2

植球产品做完PCT168试验后测试Fail，SEM看到有PI crack。锡球UBM看着很奇怪，打了EDS成分里有锡，PI 表面沾污里也有。PCT试验会导致这种情况吗？

A

PCT实验条件中121℃不会导致PI/ubm成分中含锡，但是植球后需要reflow，可能导致EDS分析含锡。

Q3

有个FC产品要做solder bump，bump pitch 150；封装厂建议我们bump diameter最大90，我们想bump diameter尽可能高，方便EMC填充，但是两家bumping厂给出的最大bump height 差异太大，不知道那个正确？

A

工厂都应该给出schematic，标示具体各个部位的尺寸。或者选Filler size比较小的CPD填充，比改Bumping会更省力点。

Q4

是否碰到过BHAST后Vmin漂移的情况，同晶圆还是封装工艺相关性强些？Vmin是电源有拉偏，呈增加的趋势。有些像HTOL之后的。

A

建议看看该电源压力测试前后漏电情况有没有变化，并尝试相应FA分析。

Q5

封装用的是fanout封装，但是我们发现经过温度循环后部分芯片测试失效，有IQ失效也有短路，结果发现裸die背面有不同程度裂纹，有横向也有竖向，方向都不一致，并且有个缺口大一点，一个点，帮忙分析下什么原因造成的？

A

建议在TC前后进行40x镜检，确保疑似裂纹不是测试时导入。

Q6

QFN的产品，做完预处理+BHAST后再激光开盖，做拉力和推力，这个数据情况和试验前做会有差异吗？现在的情况是发现有2个球脱落了，如果对其他没掉的球做拉力和推力，怎么去判断这个结果？

A

通常，拉力和推力都较之前的Qual数据低了，但是也有可能是开盖过程中有损伤了。样品出现拉力球脱或者推力很小，那就是不正常的。可以后续分析下球脱怎么失效的，和同颗芯片未失效的做下对比。

Q7

这种图片，是SMT之后取下来的图片。板厂说电镀有问题，封装厂说板厂SMT有问题

大家觉得可能的问题是什么？很困惑。这些都是一颗样品上的不同管脚的图片。

A

可以检查下有没有高温翘曲，或者看看出现non-wetting的位置有没有共性。

Q8

整机的环境测试。芯片规格书工作温度-40到125℃，那点温计点壳温应该保证壳温在多少度合适呢？

A

这个芯片工作的环境温度就是125度，只要环境温度不超过125度都是合规的。

Q9

copper pillar，侧爬锡严重，造成void，担心有桥接；各位有改善侧爬方法吗？（不加Ni）。Solder Mask厚度为15~20um。

A

既然不想它往上爬，SR window科实尝试开大一些，还有，Warpage可能对此也有影响，在Reflow工艺上面想想办法。或者，做下这个仿真一下就知道了，设计不同，影响因素相对多了点。

Q10

芯片内部水汽入侵的话，芯片表面形貌会体现出来吗？有没有典型图能学习一下？

A

芯片有水汽入侵的判断方法：过三遍回流焊，有水汽，SAT会有红区，TSCAN，芯片下面有红区，甚至过三遍回流焊，后去做推拉力实验。或者开盖，看看表面是否有侵蚀痕迹，下图是decap后的图片。

Q11

封装中的打废治具是必须的吗？以前都没有听说过这个东西。封装过程中标记reject的，比如内部打线不良的，塑封后就看不到了，需要标记出来，切割后就打废掉不进入包装。

A

根据工厂的现状，每家要求不一样。比如系统比较好的有mapping+Jig saw就可以直接踢出不良。系统不完善的，就只能手工记录， Tape saw就更不易操作了。

Q12

合封的费用比普通封装的费用大概会贵多少？比如都是wire bond BGA256，一个是单颗die，一个是两颗die（两颗die之间只有不到10个引脚互联），合封的价格大概会贵多大比例？

A

这个不好说，UPH什么的都要考虑进去。UPH=unit per hour，每小时产量。

Q13

封装可能会影响MCU系统时钟的频率吗？我们有款产品在两家封装厂封装出来的产品有一家封装片测出来的系统时钟跟CP校准后的相比偏差很大，另外一家没有问题，有没有遇到过类似问题？

A

RC震荡电路的R/C值会引起频率变化。不知道你是那种频率发生器。可以找设计来解释。

封装晶振导致工程技术

免责声明：本网信息来自于互联网，目的在于传递更多信息，并不代表本网赞同其观点。其原创性以及文中陈述文字和内容未经本站证实，对本文以及其中全部或者部分内容、文字的真实性、完整性、及时性本站不作任何保证或承诺，并请自行核实相关内容。本站不承担此类作品侵权行为的直接责任及连带责任。如若本网有任何内容侵犯您的权益，请及时联系我们，本站将会在24小时内处理完毕。