详细介绍Intel三项全新芯片封装技术

对于芯片制造工艺，可能多数人更在意芯片是多少纳米制程，但是对于封装技术却并不太在意。Intel去年提出了全新的六大战略支柱，其中封装(Package)也占据很重要的一个位置，足见其重要性。

作为芯片制造过程的最后一步，封装在电子供应链中看似不起眼，却一直发挥着极为关键的作用。作为处理器和主板之间的物理接口，封装为芯片的电信号和电源提供着陆，尤其随着行业的进步和变化，先进封装的作用越来越凸显。

另一方面，半导体工艺和芯片架构的日益复杂，制程工艺的推进也越来困难，传统SoC二维单芯片思路已经逐渐行不通，chiplet多个小芯片组合或堆叠在一起的2.5D/3D封装成为大势所趋。

AMD刚发布的第三代锐龙以及即将发布的第二代霄龙，就是这种变化的一个典型代表，都用了chiplet小芯片设计，将原本一个单独的大2D芯片拆分开来，不同模块做成不同的小芯片，再整合堆叠到一起。

Intel此前也陆续推出了EMIB 2.5D、Foveros 3D封装技术，前者的代表是去年集成了Vega GPU核心的Kaby Lake-G，后者则会在今年底有Lakefiled，融合10nm、22nm制程工艺。

近日，在本周旧金山举办的SEMICON West大会上，Intel介绍了三项全新的先进芯片封装技术：Co-EMIB、ODI、MDIO。基本原则都是使用最优工艺制作不同IP模块，然后借助不同的封装方式、高带宽低延迟的通信渠道，整合在一块芯片上，构成一个异构计算平台。此外，英特尔还推出了一系列全新基础工具，包括EMIB、Foveros技术相结合的创新应用，新的全方位互连(ODI)技术等。

一、Co-EMIB

Foveros 3D封装是Intel在今年初的CES上提出的全新技术，首次为CPU处理器引入3D堆叠设计，可以实现芯片上堆叠芯片，而且能整合不同工艺、结构、用途的芯片，相关产品将从2019年下半年开始陆续推出。而EMIB(嵌入式多芯片互连桥接)技术则是几年前英特尔推出的2D封装技术。

而Co-EMIB就是利用高密度的互连技术，将EMIB 2D封装和Foveros 3D封装技术结合在一起，实现高带宽、低功耗，以及相当有竞争力的I/O密度。

Co-EMIB能连接更高的计算性能和能力，让两个或多个Foveros元件高速互连，从而基本达到接近SoC性能，还能以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块。

Intel介绍的一个示例就包含四个Foveros堆栈，每一个都有八个小的计算芯片，通过TSV硅通孔与基底裸片相连，同时每个Foveros堆栈通过Co-EMIB连接两个相邻的堆栈，HBM显存和收发器也是通过Co-EMIB组织在一起。

在现场，Intel还拿出了几颗概念性的样品，可以看出在一块基板上都有很多个裸片(Die)，且大小、功能各异，整合方式也不一样。

二、ODI

ODI全称是Omni-Directional Interconnect，也就是全方位互连技术，为封装中小芯片之间的全方位互连通信提供了更大的灵活性。

Omni-Path正是Intel用在数据中心里的一种高效互连方式。Directional(方向性)所代表的，则是ODI既可以水平互连，也可以垂直互连。

ODI封装架构中，顶部的芯片可以像EMIB下一样，与其他小芯片进行水平通信，还可以像Foveros下一样，通过硅通孔(TSV)与下面的底部裸片进行垂直通信。

ODI利用更大的垂直通孔，直接从封装基板向顶部裸片供电，比传统硅通孔更大、电阻更低，因而可提供更稳定的电力传输，同时通过堆叠实现更高的带宽和更低的时延。

此外，这种方法减少了基底芯片所需的硅通孔数量，为有源晶体管释放更多的面积，并优化了裸片的尺寸。

三、MDIO

MDIO意思是Multi-Die IO，也就是多裸片输入输出，是AIB(高级互连总线)的进化版，为EMIB提供一个标准化的SiP PHY级接口，可互连多个chiplet。

针脚带宽从2Gbps提高到5.4Gbps，IO电压从0.9V降低至0.5V，并且号称比台积电最近宣布的LIPNCON高级的多。

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