英特尔「Foveros」3D封装技术打造首款异质处理器

英特尔(Intel)在今年的COMPUTEX终于正式宣布，其10纳米的处理器「Ice Lake」开始量产，但是另一个10纳米产品「Lakefiled」却缺席了。

虽然同样使用10纳米制程，但「Lakefiled」是一个更高阶的产品，同时也将是是英特尔首款使用3D封装技术的异质整合处理器。

图四: 英特尔Foveros的堆叠解析图(source: intel)

根据英特尔发布的资料，「Lakefield」处理器，不仅在单一芯片中使用了一个10nm FinFET制程的「Sunny Cove」架构主核心，另外还配置了4个也以10nm FinFET制程生产的「Tremont」架构的小核心。此外，还内建LP-DDR4记忆体控制器、L2和L3快取记忆体，以及一个11代的GPU。

而能够将这么多的处理核心和运算单元打包成一个单芯片，且整体体积仅有12 x 12mm，所仰赖的就是「Foveros」3D封装技术。

图五: 英特尔Foveros的区块与架构原理(source: intel)

在年初的架构日上，英特尔也特别针对「Foveros」技术做说明。英特尔指出，不同于过去的3D芯片堆叠技术，Foveros能做到逻辑芯片对逻辑芯片的直接贴合。

英特尔表示，Foveros的问世，可以为装置与系统带来更高性能、高密度、低功耗的处理芯片技术。Foveros可以超越目前被动中介层(interposers)的芯片堆叠技术，同时首次把记忆体堆叠到如CPU、绘图芯片和AI处理器等，这类高性能逻辑芯片之上。

此外，英特尔也强调，新技术将提供卓越的设计弹性，尤其当开发者想在新的装置外型中，置入不同类型记忆体和I/O元素的混合IP区块。它能将产品分拆成更小的「微芯片(chiplets)」结构，让I/O、SRAM和电源传递电路可以在配建在底层的裸晶上，接着高性能的逻辑微芯片则可进一步堆叠在其上。

英特尔甚至强调，Foveros技术的问世是该公司在3D封装上的一大进展，是继EMIB(Embedded Multi-die Interconnect Bridge)2D封装技术之后的一大突破。

TSV与μbumps技术是量产关键

而从英特尔所揭露的技术资料可看出，Foveros本身就是一种3D IC技术，透过硅穿孔(Through-Silicon Via, TSV)技术与微凸块(micro-bumps)搭配，把不同的逻辑芯片堆叠起来。

其架构概念就是在一块基础的运算微芯片(compute chiplet)上，以TSV加上微凸块的方式，堆叠其他的运算晶粒(die)和微芯片(chiplets)，例如GPU和记忆体，甚至是RF元件等，最后再把整个结构打包封装。

而英特尔目前所使用的制程已达到10纳米，预计也可以顺利推进至7纳米，也此透过此3D封装技术，将可在单一芯片中达成绝佳的运算效能，并持续推进摩尔定律。

英特尔更特别把此技术称为「脸贴脸(Face-to-Face)」的封装，强调它芯片对芯片封装的特点。而要达成此技术，TSV与微凸块(μbumps)的先进制程技术就是关键，尤其是凸块接点的间距(pitch)仅有约36微米(micron)，如何透过优异的打线流程来达成，就非常考验英特尔的生产技术了。

图六: Foveros的TSV与微凸块叠合示意(source: intel)

但是英特尔也指出，Foveros技术仍存在三个挑战，分别为散热、供电、以及良率。由于多芯片的堆叠，势必会大幅加大热源密度;而上下层逻辑芯片的供电性能也会受到挑战;而如何克服上述的问题，并在合理的成本内进行量产供货，则是最后的一道关卡。

依照英特尔先前发布的时程，「Lakefield」处理器应该会在今年稍晚推出，但由于英特尔没有在COMPUTEX更新此一产品的进度，是否能顺利推出仍有待观察。

处理器英特尔技术资料3D

免责声明：本网信息来自于互联网，目的在于传递更多信息，并不代表本网赞同其观点。其原创性以及文中陈述文字和内容未经本站证实，对本文以及其中全部或者部分内容、文字的真实性、完整性、及时性本站不作任何保证或承诺，并请自行核实相关内容。本站不承担此类作品侵权行为的直接责任及连带责任。如若本网有任何内容侵犯您的权益，请及时联系我们，本站将会在24小时内处理完毕。