256 kbit（32 k x 8）F-RAM内存

特征 ：256 Kbit铁电随机存取存储器（F-RAM）逻辑组织为32k×8高耐久性100万亿（1014）读/写151年数据保留期（见数据保留和耐久表）nodelay™写入页面模式操作先进的高可靠性铁电工艺SRAM兼容工业标准32 K×8 SRAM引脚70 ns访问时间，140 ns周期时间优于电池支持的SRAM模块无电池问题单片可靠性真正的表面贴装解决方案，无返工步骤适用于潮湿、冲击和振动抗负电压过冲低功耗有功电流5毫安（典型值）备用电流90μA（典型值）低压运行：VDD=2.0V至3.6V工业温度：–40℃至+85℃；包装：28针小外形集成电路（SOIC）封装28针薄型小外形封装（TSOP）I型32针薄型小外形封装（TSOP）I型符合有害物质限制（RoHS）

功能概述 ：FM28V020是一个32 K×8的非易失性存储器，它可以读取和写入类似于标准SRAM。铁电随机数存取存储器或F-RAM是非易失性的，这意味着数据在断电后保留。它为151年来，在消除可靠性问题的同时，功能缺陷和系统设计复杂性电池支持的SRAM（BBRAM）。快速写入计时和高写持久性使f-ram优于其他类型的记忆。FM28V020操作与其他RAM设备类似因此，它可以作为系统中的标准SRAM读写周期可以是由ce触发或通过更改地址触发。F-RAM由于其独特的铁电存储器，存储器是非易失性的。过程。这些特性使FM28V020成为需要频繁或快速的非易失性存储器应用写。该设备有28针SOIC、28针TSOP I和32针TSOP I表面贴装封装设备规格在工业温度范围-40°C至+85摄氏度。

设备操作FM28V020逻辑上是字节范围的F-RAM存储器组织为32768×8并使用工业标准并行接口。写入部件的所有数据是立即不易挥发设备提供页面模式操作，存储器操作用户访问32768个内存位置，每个位置有8个数据位通过一个并行接口。f-ram阵列组织为八个块，每个块有512行每行有八列允许在页面模式下快速访问的位置。当初始地址被CE的下降沿锁住时，无需访问后续列位置切换CE。当CE被解除高压时，预充电开始在立即进入每次写入时必须切换we pin操作。写入数据存储在非易失性存储器中立即数组，这是F-RAM特有的一个特性，称为诺德雷写道。读取操作读取操作从CE的下降沿开始。坠落ce的边缘导致地址被锁存并启动内存读取周期，如果我们是高。数据可用于到达访问时间后的总线。当地址被锁定时访问完成，一个新的随机位置访问（不同的行）可能在CE仍然较低时开始。最小值随机地址的循环时间是trc。注意，与sram不同，FM28V020的CE启动访问时间比地址访问时间。当oe被断言为低时，fm28v020将驱动数据总线并且满足内存访问时间。如果在满足内存访问时间，数据总线将以有效的数据。如果在完成内存访问之前断言了OE，在有效数据可用之前，不会驱动数据总线这个该特性通过消除由驱动到总线的无效数据引起的瞬变。什么时候？OE被解除高配置，数据总线将保持在HI-Z状态。

写操作在FM28V020中，写入与读取的间隔相同这个FM28V020同时支持CE和WE控制的写入周期在两种情况下，地址都锁定在ce的下降沿上。在ce控制的写操作中，we信号在开始内存循环也就是说，当设备在芯片启用时被激活在这种情况下，设备以写入方式开始内存循环。FM28V020不会驱动数据总线不管OE的状态，只要我们是低的。当CE被解除高估时，输入数据必须有效。在一个我们控制了写入，内存循环从下降的边缘开始关于CE我们的信号过一段时间就会落下。因此记忆循环以读开始如果运行经验是低的；但是，当我们被断言为低时，它将是hi-z。这个CE和WE控制的写计时情况显示，数据总线是当芯片被写入时显示为hi-Z状态在所需的设置时间之前。尽管这看起来像中等电压，建议所有DQ引脚符合最低VIH/VIL操作水平。对数组的写访问从启动内存循环。写入访问在我们或CE的上升沿，以先到者为准。有效的笔迹操作要求用户满足访问时间规范在我们或行政长官离开之前数据设置时间指示在写访问（WE或CE的上升沿）。

与其他非易失性存储器技术不同，它没有写操作F-RAM延迟因为底层内存相同，用户体验不到在公共汽车上耽搁整个内存操作发生在单总线循环数据轮询，一种用于eeprom的技术不需要确定写入是否完成。页面模式操作FM28V020允许用户快速访问行元素每行有八个列地址位置。地址输入a2–a0定义列地址已访问访问可以从行内的任何位置开始无需切换即可访问列位置CE管脚。对于快速访问读取，在第一个数据字节驱动到总线，列地址输入A2–A0可以是已更改为新值。然后，一个新的数据字节被驱动到DQ引脚对于快速访问写入，第一个写入脉冲定义第一次写入访问。当CE低时，随后的写入脉冲与新的列地址一起提供页面模式写入进入。预充电操作预充电操作是一种内部条件，其中内存状态已准备好进行新的访问。预充电是用户通过驱动CE信号高启动它必须留下至少在最短预充电时间内为高，tpc。预充电也可以通过改变上面的地址来激活，A14–A3当前行在访问。设备自动检测一个高阶地址更改，开始预充电操作。已锁定，新的读取数据在TAA地址内有效速度随机地址可以分别是tRC和tWC。

SRAM插入替换FM28V020的设计是作为标准异步sram。设备不需要CE为每个新地址切换。CE可能无限期地保持在低位应用VDD时。当CE低时，设备自动检测地址更改并开始新的访问。它还允许以高达15兆赫的速度运行页面模式。典型的应用程序如图所示它显示一个上拉CE上的电阻器，在通电时保持引脚高循环，假设在复位期间MCU/MPU引脚三态条件。应选择上拉电阻值以确保CE引脚跟踪VDD到足够高的值，以便电流当CE值较低时绘制不是问题。10-K电阻器当ce低且vdd=3.3v时为330微安。

请注意，如果CE与地面相连，用户必须确保我们没有在上电或断电事件中处于低位。如果CE和我们都是低功率循环期间，数据将损坏图显示我们身上有一个上拉电阻器，在功率循环，假设MCU/MPU引脚在复位条件。上拉电阻值应选择为确保we pin tracks vdd值足够高，以便当我们很低的时候，电流消耗不是问题。10-k当我们处于低电压且VDD=3.3V时，电阻消耗330微安。

对于需要最低功耗的应用程序，CE信号应仅在内存访问期间激活。到期到外部上拉电阻器，将引出一些电源电流当CE低的时候当CE值高时，设备不再吸引大于最大待机电流ISB。ce在每个地址访问上切换到低位是完美的在FM28V020中可接受。耐力FM28V020能够被访问至少1014次–读或写。f-ram存储器通过读和恢复机制。因此，在以排为基础。f-ram架构基于行和列行由A14-3和列定义地址按A2-a0。数组被组织为4行，共8行每个字节。如果读取或写入单个字节或全部八个字节。中的每个字节在耐久性计算中，如果寻址本质上是连续的。用户可以选择编写cpu指令并运行它们从某个地址空间表1显示了耐久性256字节重复循环的计算，其中包括起始地址、七页模式访问和一个ce预先充电。完成所需的总线时钟周期数八字节读取事务是1+7+1或9个时钟。整个循环使每个字节只经历一个持久周期。f-ram的读写持久性实际上是无限的。

内存引脚读取预充电操作内存地址

免责声明：本网信息来自于互联网，目的在于传递更多信息，并不代表本网赞同其观点。其原创性以及文中陈述文字和内容未经本站证实，对本文以及其中全部或者部分内容、文字的真实性、完整性、及时性本站不作任何保证或承诺，并请自行核实相关内容。本站不承担此类作品侵权行为的直接责任及连带责任。如若本网有任何内容侵犯您的权益，请及时联系我们，本站将会在24小时内处理完毕。